AG32下fpga/cpld的使用入门在AG32芯片(所有型号)中，都有内嵌2K的逻辑门，可供fpga/cpld来使用。也就是说，使用AG32的芯片时，有三种选择：1.只使用mcu部分;2.只使用cpld部分;3.同时使用mcu和cpld(即：mcu和cpld联合编程);如果：用于1(仅用做mcu)，不必关注此文档。用于2(仅用做cpld)，硬件设计和操作流程，请参考《MANUAL_AGRV2K_3.0.pdf》，也不必关注此文档。用于3(mcu和cpld联合编程)：请按照该文档的描述，先完整走一个流程。一、基础了解1.AG32整颗芯片包含两部分：mcu和cpld。这两部分是相互独立的(各自编译、各自下载)，但又可以相互连通起来(信号连通)。芯片要把这两部分的bin都烧录进去，才能运行起来。2.mcu和cpld到外部PIN脚的连通，是通过VE来配置的。跟ST芯片每个GPIO固定对应某个PIN脚不同，在AG32中，所有的GPIO/大部分的外设，对外引脚并不是定死的。而是需要在VE文件中指定对应。VE中，除了配置GPIO到PIN的关联，还可以配置mcu到cpld之间的信号关联。3.Mcu+cpld联合编程时，cpld工程是由vscode的“prepareLOGIC”命令自动生成的。注意：联合编程时，cpld工程不能手工通过supra建立。cpld的操作也是依托vscode工程来的，不再是孤立的。cpld中的topmodule的信号输入，是关联到mcu工程的(由VE配置出来)。4.cpld在联合编程中的定位：整颗芯片运行时，需要两个bin：mcu的bin和cpld的bin。如果芯片中只使用mcu不使用cpld：此时，VE文件里只配置mcu用到的PIN脚即可。这种情况下，vscode工程中点“uploadLOGIC”时，会自动生成默认logic(该logic中“用户逻辑”为空而已)，并编译出bin并烧录。整个过程中，logic部分对开发者来说是无感的。
如果芯片中同时使用mcu和cpld：那么工程配置是“自定义logic”。此时VE文件里需要配置用到的mcu和pin之间、mcu和cpld之间、cpld和pin之间，三种情况下的信号关联。这种情况下，vsode下点“prepareLOGIC”按钮，会为开发者生成cpld的框架工程。开发者需要在这个框架下完成cpld逻辑的编写。这个编写调试中，开发者持有主动权。等全部开发完成，并编译出bin，烧录就又回到VSCODE去烧录。这个过程，除了logic需要用户自己编写编译外，更外层的流程还是跟“默认Logic”是相同的。5.cpld开发流程的简要描述：A.在vscode里定义好VE配置;B.在vscode里使用prepareLOGIC命令，生成cpld的工程框架;C.用quartus打开该工程并添加自己的逻辑代码，最后转换工程，生成vo;D.用supra打开转换后的工程，编译出bin。以上都是精简描述，先有一个整体印象。下边是详细描述。二、CPLD使用流程该部分会对AG32下使用cpld的过程做详细介绍。1、安装工具软件：fpga/cpld需要使用Supra和AlteraQuartusII两个软件来编程。其中：Supra.exe软件在安装完SDK后，已经在SDK路径下了，可直接使用(无需额外安装Supra)。(注：如果在SDK路径下没有找到Supra.exe，可进入AgRV_pio\packages\tool-agrv_logic\bin去打开。同时建议手工新建一个快捷方式到SDK路径下以方便后续使用)AlteraQuartusII软件需要用户自行安装，安装后再安装对应的器件库。(注意：Quartus不能使用Lite版本，需要使用Full版本。最好使用版本：QuartusII64-BitVersion13.0.1Build23206/12/2013SJFullVersion)在这两个软件中，Quartus工具用来编写vlog代码并导出vo文件，Supra工具使用vo文件来生成最终的bin。2、建立cpld空工程：这里默认是安装过VSCODE以及mcu的SDK开发包的。如果没有安装，请参考《AG32开发
环境搭建.pdf》先搭建mcu开发环境。搭建好SDK环境后，这里以example(路径：…\AgRV_pio\platforms\AgRV\examples\example)为例建立工程。在example样例程序中，默认是没有打开自定义ip的。首先，要通过配置打开自定义ip：方法：在platformio.ini中打开以下两项：ip_name=analog_iplogic_dir=logic注意：这两行去掉注释的时候，前边不要留空格。要顶格写。打开以上两项后，才能在左边栏看到创建logic框架工程的选项(prepareLOGIC)：点击该功能【PrepareLOGIC】后，可以看到在example工程目录下生成一个logic文件夹，自动生成的文件如下图：
这里生成的logic文件夹，就是后续编写cpld的模板。关于改写文件名：这里的文件名字，是根据platformio.ini里边的配置项来的：board_logic.ve=example_board.veip_name=analog_iplogic_dir=logic如果想改文件名字，可先在platformio.ini中更改名字，更改后再点生成按钮来自动生成。可更改的名字，就是上边的三项：board_logic.ve对应logic文件夹内example_board.v的名字Ip_name对应logic文件夹内analog_ip.v的名字Logic_dir对应文件夹logic的文件夹名字在生成后的文件夹内，注意其中的两个.v文件：analog_ip.v和example_board.v。这两个文件是vlog的源码文件。其中：analog_ip.v是一份空的模板，用户自己要实现的功能，就在这个空模板上展开;这个空的模板里边，主要就是moduleanalog_ip的接口定义。example_board.v是根据工程中example_board.ve里的pin配置，Logicprepare时自动转换出来的v源码，也是supra工程的topmodule。这部分不要手工改动。到这里，空工程建立完毕。注意：后期修改完VE的配置后，PrepareLOGIC时，会重新生成cpld工程模板，这个模板文件都仍然存到logic
文件夹下，且仍然是这两个.v文件。只不过analog_ip.v对应新增出analog_ip_tmpl.v文件，而example_board.v则是直接覆盖。由于analog_ip.v是用户程序的入口，用户程序会从这里开始写。这个文件一定是会修改的。所以，每次prepareLOGIC时，这个文件会对应生成analog_ip_tmpl.v文件，而不是覆盖。生成出analog_ip_tmpl.v后，用户要根据自己的情况，把新接口手动合并到analog_ip.v去。注：这里只是以example来举例。实际应用中，在导出空工程前，需要先配置好platformio.ini的其他项和example_board.ve所需要的引脚。包括：board_logic.device配置32/48/64/100脚。3、打开工程：使用前边安装的QuartusII，打开example\logic下的工程。如果是初次使用QuartusII，在安装完器件库后，AG32要选用器件库中里CycloneIVE的EP4CE75F23C8来模拟。(默认打开example\logic工程后已经是该项了，确认下即可)工程如下：这里除了example_board.v和analog_ip.v外，还有个系统的alta_sim.v，这个文件是提供芯片系统的功能，类似函数库，可不用关注。此时，这个工程是个空的工程，用户要根据需求在analog_ip.v中实现功能。再次回顾下3个.v文件：1.analog_ip.v：用户自定义logic的入口。用户logic实现在这里展开;2.example_board.v：整个logic的topmodule。会关联analog_ip的module和atla_sim下的各module。不要修改该文件。3.alta_sim.v：封装过的跟AG32相关的各module。不要修改该文件。接下来进行空工程的转换和编译。
注意：这里的空工程不能马上添加自己的代码，首先要进行工程转换(参考下个步骤)4、工程转换：工程转换的目的，是把cpld模板工程真正转换成quartus实际运行的状态。操作步骤：打开Quartus菜单的【tools】->【TclScripts…】，弹出框如下图：【Run】运行成功后，可以看到该logic占用的资源数量。这个转换的过程，顺便进行了cpld工程的编译。上图中斜杠前边标识的大小就是所占的逻辑单元数(后续使用中逻辑单元不能超过2K)。
注意：第一次导入工程，必须执行上图的方式来转换。后续编写和修改cpld代码后，可以仍然执行上图方式，也可以直接点下图的“编译”按钮来编译。执行到这里，会在logic下生成vo文件出来(在\logic\simulation\modelsim下)，Quartus工具的任务完成。接下来打开Supra来继续生成bin文件。5、supra编译：在Supra工具里，打开该工程(example\logic)。然后，点击【左上角Tool】->【Compile】，在弹出的画面中点右下角的【run】编译成功后，画面会有提示。Compiledesignexample_boarddonewithcode0然后在logic路径下可以看到新编译出来的bin。这个bin就是要烧录到芯片的cpld.bin。执行到这里，supra工具的任务完成。6、烧录：烧录需要回到vscode下烧录。如果在vscode下烧录，如下图：
到这里，新建一个空工程、转换、编译、烧录的整个流程描述完毕。注意：后续如果在VE里修改过配置，则需要走一个全过程：vscode下prepareLOGIC再生成一遍cpld模板、合并analog_ip_tmpl.v到analog_ip.v中去、启动quartus去转换、supra下编译，回到vscode下烧录logic。后续如果只是在quartus下编写cpld代码，需要走的几步：quartus下编译、supra下编译、回到vscode下烧录logic。三、上述过程中的说明：上述流程中涉及两个比较关键的点：1.自定义模块的命名：自定义的逻辑，自定义文件名必须与自定义模块名相同，就是在platformio.ini中设置的ip_name的名字。这个对应关系，在上述流程点prepareLOGIC自动生成代码时，会自动完成。如果是手工编辑的逻辑代码，或者对这里的命名进行过改动，会出现后续Quartus中使用的异常。2.Ve中定义的信号关联：在AG32中，mcu和cpld和外部引脚，三者是相互独立的。1.mcu用的IO，在ve里，可以关联到外部引脚Pin_xx;2.cpld用的IO，在ve里，可以关联到外部引脚pin_xx;3.mcu的某一路信号又可以直接和cpld的某一路信号，在ve里，关联起来;所以，ve是很关键的一个桥梁。
在ve中定义好以后，运行prepareLOGIC会自动产生cpld的顶层模块的输入输出接口，这些接口就是cpld和mcu与外部引脚关联的信号通路。这里着重描述下3种情况在VE文件里的定义。1.mcu和外部引脚的关联：比如，定义gpio到外部引脚：GPIO4_3PIN_32比如，定义串口0到外部引脚：UART0_UARTRXDPIN_31定义格式为：mcu的FunctionName+空格+PIN脚ID。这部分在mcu使用里描述的很多了，不再赘述。2.cpld和外部引脚的关联：比如，定义led到外部引脚：LED_D3PIN_32:OUTPUT定义格式为：cpld信号名称+空格+pin脚ID:方向其中，cpld信号名称，是自定义名称，这个名称随后可以在cpld中引用;方向，有3种：OUTPUT、INPUT和INOUT(这个方向是cpld对外部引脚来说的)。方向是可选的，可加可不加。如果不加，则是默认的INOUT(双向)。上述定义在ve里添加后，执行prepareLOGIC命令，在自动生成的cpld工程中，可以看到输出到cpld顶层模块接口中的item如下：那么，inputBTN_L1:是pin到cpld的信号;outputLED_D2:是cpld到pin的信号;outputLED_D3:是cpld到pin的信号;然后在cpld代码中操作LED_D3这个信号的高低，最终操作的PIN_32管脚的高低。(注：VE里每行最后定义的方向是可选的)3.mcu和cpld之间的信号关联：比如，定义gpio信号到cpld：GPIO4_1iocvt_chn比如，定义串口1的tx信号到cpld：UART1_UARTTXDtxd_chn
定义格式为：MCU的FunctionName+空格+cpld信号名称其中，这里的FunctionName，同1中的FunctionName，就是mcu里的通路定义。更多定义参考《AGRV2K_逻辑设置.pdf》，里边有全部的mcu端可用的FunctionName列表。除了mcu的FunctionName(映射到引脚)外，mcu对cpld还开放出更多的内核级通路接口，如：mem_ahb_各通道，dma各通道，mcu的reset和stop等信号，具体定义也参考《AGRV2K_逻辑设置.pdf》。这里定义后，执行prepareLOGIC命令，在自动生成的cpld工程中，可以看到输出到cpld顶层模块接口的item如下：对于iocvt_chn来说，对应的是没有指定方向的普通gpio(GPIO4_3)口，则这里生成的信号同时包含有输入和输出两种。注：这里的输入和输出，是相对于cpld端来说的。蓝色的input/output，就是该信号的方向。比如：outputiocvt_chn_in：是cpld输出到mcu的信号;inputiocvt_chn_out_data：是mcu输出到cpld的信号;inputiocvt_chn_out_en：是mcu输出到cpld的信号(en信号很少用，一般可忽略);对于txd_chn来说，由于mcu的串口TX是定义好方向的，是mcu的output方向。所以在cpld里只有两个item项：inputtxd_chn_out_data：是mcu输出到cpld的信号;inputtxd_chn_out_en：是mcu输出到cpld的信号(en信号很少用，一般可忽略);如果对普通GPIO也设置了方向，则导出到cpld的方向也就只有对应方向的信号了。如：VE里设置GPIO4_1iocvt_chn为mcu的输出：则prepareLOGIC后生成的item只有input的两项。如下：注意：在mcu和cpld信号连接中，mcu的output就是cpld的input。四、可参考样例：这里的参考样例，只是先建立一个初步的印象。1.cpld控制pin脚(LED闪烁)：样例对应网盘上“1.led灯闪烁”。解压后可以看到logic的部分。
这个样例logic实现一个非常简单的功能：在cpld里驱动两个led灯的闪烁。这个样例中展示：cpld中如何和外部pin脚关联、如何通过clk来驱动led的闪烁。这个logic就是在PrepareLogic后的空工程上，添加了analog_ip.v文件中的函数关联而形成的。建立的过程：ve里配置IO口->prepareLOGIC->用Quartus打开并转换->编辑代码->Quartus编译->用Supra编译。大致描述：A.在ve中定义cpld和引脚的关联：B.VSCODE中点prepareLOGIC，自动生成的analog_ip中包含了LED_D2和LED_D3通路;C.然后在代码中定义led的module(功能为：通过时钟clk来定时改变led的高低);
D.最后，在analog_ip.v里关联该ledmodule。2.Adc/dac/cmp样例：注：这个样例可尝试理解下，如果困难，请跳过，直接看下个文档《AG32中cpld的基础.pdf》样例对应网盘上“2.adcDac例程”。解压后可以看到logic的部分。这个样例使用了AG32下默认的analog工程(工程在\examples\analog)。这个样例中的cpld代码也是AG32官方使用的ADC源码。这里可以参考第一步来创建logic工程，也可以直接vscode中打开examples\analog例程来创建logic。ADC的cpld模块存在的原因：在AG32芯片中，内置了A/D转换器。但转换器本身对外的接口是串行接口，并不是希望的并行接口，在mcu使用时显然是不合适的。而这里的ADC模块，就是在cpld中把串行数据转换为并行数据，并做为mcu可接受的apb外设来使用。接下来，对这个ADC的典型样例进行拆解，从中找到可借鉴的部分。看例程中的cpld代码部分(4个.v)：my_board.v、alta_sim.v、analog_ip.v、ahb2apb.vA.my_board.v：
和上边描述的一样：该.v是根据工程中board.ve里的pin配置，prepareLOGIC时自动转换出来的.v源码，也是supra工程的topmodule。这部分不要手工改动。在这个文件中，关联了alta_sim中的几个module，完成和mcu的基础交互支撑;同时，还关联了analog_ipmodule，把analog_ip接入进来：这里的analog_ipmodule，就是接入用户代码的总入口。B.alta_sim.v:该文件是AG32提供的系统module的集合，位于SDK路径下。功能方面，主要提供系统支撑，可不用关注。C.ahb2apb.v:该文件实现特定的功能：把数据从高频的ahb总线转到低频的apb总线。只有一个module：ahb2apb。该功能在ADC数据转换时会被用到，在analog_ip.v中被使用。D.analog_ip.v:该文件是用户级module的入口。ADC的转换功能也是在这个文件中实现的。过程大致描述如下：1)信号接入：在analog_ip入口，会看到一长串的信号输入：clock、mem_ahb、slave_ahb、dma这些信号都是由topmodule关联进来的(my_board.v中)。
再往上回溯，可以看到：sys_clock是由my_board中pll分频后输出的sys_clk;bus_clock是和sys_clk关联的;(可通过VE来重定义bus_clk频率)mem_ahb_xxx是由my_board中通过alta_rv32module关联进来的;其他的，slave_ahb_xxx，ext_dma_xxx，local_int，也是由alta_rv32关联进来的。这些信号，是cpld和mcu之间关联的桥梁。在这个工程中，cpld和mcu之间，就通过这些信号进行交互。(如果cpld和外部引脚有交互，像led样例，这里还会有外部引脚的信号名)“MCU和CPLD之间通过AHB交互”，说的就是这里的ahb信号组。在《AGRV2K逻辑设置.pdf》有对这里信号的描述：sys_clock：mcu输出到cpld的clock。就是在ve里配置的那个SYSCLKbus_clock：mcu输出到cpld的另一个clock。可以在ve里定义：如果ve里没有定义BUSCLK，则bus_clock和sys_clock同频。BUSCLK必须是SYSCLK的整数分频。bus_clock其实就是随后cpld里边的apb总线，速度低于或等于sysclk(ahb)。Mem_ahb_xxx：mcu端访问寄存器时会触发的信号组。在mcu的统一寻址中，cpld的所有寄存器定义在0x6000000-0x7fffffff之间。在mcu端的analog_ip.h中看到的定义：
这部分的地址，就是mcu访问cpld的“寄存器”。对于mcu来说，操作这里的寄存器就可以了。mcu在操作寄存器的时候，会被自动分解成ahb的addr和data数据、自动进行总线使用。(这部分动作mcu的应用代码已经无需关注)在cpld里，也有对应的体现(cpld中默认从0x6000000开始，只定义偏移即可)：mcu和cpld的数据通过AHB交互：对mcu来说，就是操作0x6000000开始的一组寄存器;对cpld来说，就是这组连进来的ahb信号线，根据信号线的变化来执行对应动作。可以认为：cpld相当于挂在ahb上的一个外设，会跟mcu和dma抢占总线的外设。Slave_ahb_xxx：这组信号是cpld写入ahb的信号组。ADC样例中没有用到。Ext_dma_xxx:Dma部分的信号组。ADC支持DMA，这里也会用到。2)功能描述：在analog_ip.v中，共有4个module：analog_ip、apb_adc、apb_dac、apb_cmp。实现了3路adc，2路dac，1路cmp。在analog_ip中，通过ahb2apb#(ADDR_BITS,DATA_BITS)ahb2apb_inst来实例化一个ahb2apb模块，传参(ADDR_BITS,DATA_BITS)下去。ahb2apb这个模块是将ahb转为apb的数据。
然后，用generate生成3路adc、2路dac、1路cmp的硬件逻辑。再然后，是三个module的逻辑实现部分。在apb_adc的入口处，有各信号的输入，最后是一个data的输出。3)Ahb2apb：这块功能较为固定。对信号从ahb转到apb上。这个样例中，可参考的3部分：mcu到ahb的数据怎么传递、ahb转apb信号、adc中对各信号的处理。说明：这里的ADC模块包括3路ADC/2路DAC/1路CMP，单纯这里编译出来都占了1.2K的逻辑单元。如果自己项目中用到cpld并且使用到的ADC较少，可以自行对这部分进行裁剪。如果在自己的cpld上还要加adc的逻辑，(鉴于ADC逻辑较为独立)建议过程：VE里配置好->prepareLOGIC产生logic工程->实现自己的cpld逻辑->把adc部分合并进来(合并的入口，就是analog_ip)。另外，ADC/DAC/CMP的外部管脚是固定的，在VE里不用体现，也不能在VE里重映射到其他管脚。注：以上两个样例，只是有个初步印象。(其中ADC样例涉及比较多，暂时理不清楚也没关系)请阅读接下来的文档《AG32中cpld的基础.pdf》，在该文档中有更多的拆解和描述。