工控主板、电力采集板卡有多路电源轨，内核电源、IO 电源、外设电源上电顺序有严格要求，如果上电时序错乱，会造成主控芯片锁死、外设损坏、系统启动不稳定。单纯依靠电源芯片自带使能，很难实现多通道精准上电时序控制。AGM CPLD 凭借上电即运行、硬件并行逻辑特性，非常适合做上电时序管理、多路电源使能控制、全局复位逻辑。本文结合工业主板真实案例，讲解 CPLD 电源时序、复位逻辑设计方案。
真实案例：某运动控制主板，存在 3 路电源轨：1.0V 内核电源、2.5V、3.3V IO 电源。上电顺序必须 1.0V 先上电，之后 2.5V，最后 3.3V;下电顺序反向。早期设计使用电源芯片自带延时电路，电阻电容延时受温度影响大，时序不稳定，设备偶尔启动失败。工程师改用 AGM 64 宏单元 CPLD，监测各路电源 PG 信号，硬件状态机控制各路电源使能，严格按照预设时序开启、关闭电源，同时管理整机复位信号。改造之后，设备上电启动故障率降到 0，高低温环境时序稳定。
为什么 CPLD 适合上电时序控制?CPLD 内部非易失存储，上电瞬间逻辑就开始工作，早于 FPGA、MCU 启动。上电初期，MCU、FPGA 还处于复位状态，CPLD 已经可以监测电源 PG 信号，控制电源使能，生成复位信号。FPGA 上电需要加载配置文件，上电初期 IO 状态不确定，不适合做主时序控制器。
AGM CPLD 实现上电时序控制工作原理：CPLD 采集各路电源 Power Good 信号，硬件状态机判断每一路电源状态，满足条件之后输出使能信号，打开下一路电源;全部电源稳定之后，等待固定延时，释放主控 MCU/FPGA 复位信号。下电的时候，监测电源掉电，按照反向顺序关闭电源，锁存故障状态。
设计要点：第一，PG 信号增加滤波。电源 PG 信号存在毛刺，接入 CPLD 前增加 RC 滤波，避免误触发。异步信号进入 CPLD 内部做同步打拍，防止亚稳态。第二，时序参数设计。延时逻辑用 CPLD 内部计数器实现，延时精度稳定，不受温度影响，对比 RC 电阻电容延时方案优势巨大。RC 延时电容电阻参数随温度漂移，时序误差大。第三，复位信号设计。CPLD 生成全局复位信号，上电保持复位，电源全部就绪之后释放复位。当电源掉电，立刻拉低复位，保护主控芯片。第四，故障锁存。如果某一路电源上电失败，CPLD 锁存故障标记，停止后续上电流程，输出告警信号，方便故障定位。
硬件架构：电源芯片输出 PG 信号送入 AGM CPLD;CPLD 输出使能信号控制各路 LDO/DC-DC;CPLD 输出全局复位信号给到 MCU/FPGA。
逻辑代码：Verilog 编写状态机，包含空闲、等待电源就绪、依次开启电源、释放复位、掉电故障状态。状态跳转依靠 PG 信号和内部计数器。
很多硬件设计会把 CPLD 时序控制和故障锁存、硬件看门狗集成在同一片 AGM CPLD 中，单颗芯片完成电源时序、复位、看门狗、故障锁存多项功能，减少板上器件数量，简化 BOM。
测试验证要点：上电时序需要用示波器抓取各路电源波形，验证上电、下电顺序;高低温环境重复测试，验证时序稳定性;电源抖动测试，验证故障保护逻辑。
选型建议：上电时序控制逻辑不算复杂，AGM 32/64 宏单元 CPLD 基本可以满足需求;如果同时集成看门狗、IO 扩展、故障锁存，选用 128 宏单元型号，工业宽温版本适配机柜高温环境。
多路电源时序管理是工业主板稳定运行的基础。AGM CPLD 硬件状态机实现精准上电时序、复位控制，替代不稳定 RC 延时方案，保证多电源轨有序上电下电，减少设备启动异常。在工控、电力、通信板卡中，CPLD 电源时序方案已经成为主流可靠设计。