Bedrock 是由 Lawrence Berkeley National Laboratory(LBNL)多年累积的一套开源 Verilog 代码库，旨在把可移植的数字与射频模块快速带到 FPGA 平台(如 Xilinx)上。项目包含平台无关的 Verilog 源码、仿真环境、板级支持以及将设计综合、实现并生成 bitstream 所需的脚本与约束。它更像一套工程级参考实现集合，而不是单一的示例工程，适合用于研究原型、教学与工程开发。
dsp：平台无关的数字信号处理模块及 testbench(例如 DDS、上/下变频、CIC 滤波器、低/高通滤波器、混频器等)。
cordic：独立的 CORDIC Verilog 实现，支持多种工作模式(可在编译时或运行时选择)。
rtsim：射频系统的实时仿真组件，包括谐振腔、电/机电模式、ADC、电缆、压电器件等，用于在上板前做系统级仿真。
cmoc：RF 控制器的 Verilog 实现，可连接真实 ADC 或 rtsim 仿真模块，支持软硬件协同验证。
badger：在 FPGA fabric 中运行的实时以太网/IPv4/UDP 报文响应核心。
fpga_family：针对不同 FPGA 家族的约束文件与 vendor 特性钩子(hooks)。
localbus：项目内部广泛使用的片内 localbus(总线)规范与文档。
board_support：板级引脚映射与板相关配置文件。
projects：若干已实例化的工程，能被编译、综合并生成可下板的 bit 文件(覆盖不同板卡/平台)。
以上文章来源于公众号：OpenFPGA