AG10K/AG16K FPGA 设计应用指南(精简优化版)

本文为 AG10K/16K 系列 FPGA 工程开发、移植、调试、硬件配置及版本兼容完整实操手册，优化排版与表述，重点突出、便于快速查阅。

一、通用设计与工程注意事项

1. PLL 复位问题

若编译提示：Error: Please use a live signal to reset PLL，需使用 PLL 输入时钟驱动计数器生成复位信号，例化 areset / pfdena。

参考代码：

2234 日期码及以后芯片：无需额外 PLL 复位，提示仅为警告，可忽略;原有复位逻辑不影响运行。

2. Flash 配置管脚复用

若设计中需要读写配置 Flash，需在 Quartus II 中将 4 个 SPI 配置管脚设置为：

Use as regular I/O。

3. VCCINT 电压优化

资源利用率高、时序要求严格时，可将 1.2V VCCINT 提升至 1.25V，显著提升性能与稳定性。

4. Flash 编程文件

离线烧写 SPI Flash：使用 XXX_master.bin，支持第三方编程器。

兼容 Altera POF 工具：需注意位序反转(MSB-LSB 倒置)，否则烧录异常。

5. AS 接口在线烧写 Flash

旧版 AG10K：DCLK /nCSO/ ASDO 无三态，需串接 1kΩ 电阻并降低 DCLK 频率。

推荐方案：使用 JTAG 接口，通过 Supra 直接烧写 XXX_master.prg。

2234 日期码后芯片：无需串电阻，与 Altera 电路兼容。

6. 时钟输入管脚特性

专用 CLK 输入无内部上拉，悬空时为低电平(与 EP4C 高电平不同);正常驱动时无影响。

7. 锁存器(Latch)使用

器件支持 latch，但不推荐使用，异步逻辑不利于时序分析与收敛。

8. 配置完成信号约束

FPGA 所有逻辑必须在 conf_done 为高(配置完成)后运行。

9. 除法器时序优化

使用除法器需设置 多周期路径(multicycle)，周期数与除法器 latency 一致;时序不满足时增加 latency。

10. 烧录文件压缩

AG10K：支持 AS 压缩，不支持 PS 压缩。Quartus 中需关闭压缩，或在 .asf 添加：

 

set_global_assignment -name ON_CHIP_BITSTREAM_DECOMPRESSION OFF

AG16K：支持 PS 模式压缩。

11. 3.3V IO 配置

Quartus II 默认 IO 电平为 2.5V，实际 3.3V 系统需手动修改 IO standard。

AG10K/16K SDE176 内置 3.3V SDRAM，VCCIO 必须为 3.3V，软件需同步配置。

12. 电源上电顺序

3.3V VCCIO 上电不晚于1.2V VCCINT / 2.5V，保证 Flash 先就绪，避免配置失败。

13. PLL 时钟输出设计

同频同相时钟建议合并为一路，避免 skew /jitter 与跨时钟域问题。

不同频时钟建议通过 RAM/FIFO 交互;寄存器直采需保证采样点位于数据中心。

14. 逻辑资源优化

资源紧张时，将同步复位改为异步复位，可节省 LE 资源。

15. MSEL 配置模式

AS 模式：MSEL [2:0] = 010 / 101

PS 模式：MSEL [2:0] = 000

管脚直接接 VCC/GND，禁止串联电阻，避免烧录异常。

16. 在线调试(SignalTap)

2234 日期码前 AG10K：不支持

2234 日期码后 AG10K / 全系列 AG16K：支持 Quartus II SignalTap。

二、AG10KL144H / AG16KL144A 升级注意事项

AG10KL144H 为 AG10KL144 升级版，管脚兼容 EP4CE10E22，内部等效 AG16K 架构;最新丝印为 AG16KL144A。

升级适配要点

Supra 工程重新编译，器件选择 AG10KL144H。

无需 PLL 复位逻辑，原有复位不影响。

AS 烧写使用 XXX_master_as.prg，Flash 接口无需串电阻。

支持 PS 模式文件压缩。

IP 升级：

Dual-Boot：alta_boot → alta_remote

MCU：alta_mcu → alta_mcu_m3

MSEL 管脚需直连 VCC/GND，不可串电阻。

支持 SignalTap 在线调试。

三、AG10KL144H 开启 16K LEs 使用方法

AG10KL144H 硬件支持 16K LEs，可使用 AG16K 完整资源与 IP。

Compatible 开发流程

Quartus 工程基于 EP4CE15F23 搭建，清空管脚。

创建管脚分配文件 .ve，格式：

Supra 新建工程 → Tools → Prepare，选择工程、器件 AG16KL144A 及 .ve 文件，生成 af_prepare.tcl。

Quartus 运行 af_prepare.tcl 导入管脚并编译。

Supra → Tools → Migrate，完成转换与编译，生成烧录文件。

后续仅修改逻辑时：Quartus 重编译 → Supra 直接 Compile。

四、AG10K / AG16K 特性对照表

五、AG10K 版本更新说明(2234 日期码分界)

旧版工程与固件可直接在新版芯片上使用，建议同步更新 Supra 至最新版。