很多工程师听到“国产 FPGA 自带工具链”就头大：
是不是界面像 2003 年?
是不是报错看不懂?
是不是 IP 没有?
是不是下板一次熬通宵?
我直接给结论：
Supra 不是 Vivado 的平替，也不是 Quartus 的克隆，但工控项目真能干活。
一、Supra 到底是什么?
AGM 自研 EDA 工具，干这些事：
RTL 综合
引脚约束
时钟/时序约束
布局布线
时序分析
功耗预估
Bitstream 生成
JTAG / Flash 烧录
支持：
Verilog
VHDL
Quartus 工程迁移思路
Synplify / Mentor 综合结果接入
二、从 Quartus 迁移：真实流程
某客户原 EPM570 工程：
Quartus 里写 RTL
Pin Planner 绑脚
全编译
用 af_quartus.tcl 把结果交给 Supra
Supra 做 AGM 器件映射
生成 *_hybrid.prg
DAP-LINK 下载
工程师原话：
“前半天骂娘，第二天顺手，第三天开始嫌 Vivado 卡。”
三、从 Vivado 迁移：别幻想“一键转”
Xilinx 工程不能“直接打开”。
但业务代码可以搬：
Vivado 里
Supra 里
AXI GPIO
自己写 / AGM 参考 IP
MMCM
PLL IP
Block Memory Generator
Supra BRAM / FIFO
Video Timing
自写时序状态机
Zynq PS
换 MCU+FPGA SoC 思路
核心原则：
搬“硬件逻辑”，不搬“原厂魔法”。
四、Supra 开发 6 步法(可直接发群里)
Step 1：建工程
选器件：AG256SL100 / AG10KL144 / AG16KF256…
Step 2：写 RTL
LED / UART / PWM / 按键 / FIFO 先跑通。
Step 3：引脚约束
别信原理图截图，看最新 PCB 网表。
Step 4：时钟和时序
主时钟 50M / 100M
跨时钟用异步 FIFO
输出管脚加约束
跑建立/保持时间报告
Step 5：综合布线
别只看“编译成功”。
要看：
最长路径
时钟偏斜
未约束路径
时序例外是否合理
Step 6：下载验证
两种模式：
JTAG：调试用，断电丢
SPI Flash：量产用，上电自加载
五、下载器怎么选?
AGM 生态里：
AGM DAP-LINK：JTAG 调试 + Flash 烧录
部分场景可用 USB-Blaster 思路迁移
工厂量产：脱机烧录 + 序列号写入
⚠️ 别用“九块九杂牌 JTAG”，信号完整性出问题，样机半夜死机你查一周。
六、工程师最常踩的 5 个坑
直接搬 Xilinx/Altera IP → 编译炸
不写时序约束 → 样机好、量产挂
用 FPGA 替 CPLD → 上电不启动
Flash 没烧对地址 → 上电跑飞
常温测试完就量产 → 低温时序崩
七、高转化钩子
我们给工程师准备了一套：
✅ Supra 安装包获取路径
✅ Quartus → Supra 迁移 Demo
✅ AG10K / AG16K 入门工程
✅ 工业项目时序约束模板
✅ 工厂量产烧录 SOP
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工具链不可怕，可怕的是你一直拖到交期崩了才开始学。