SoC 也就是片上系统，指在一颗芯片内部集成处理器内核、存储器、外设接口，根据产品需求集成各类硬件模块。而异构可编程 SoC 芯片设计，是在传统 SoC 基础上，额外集成 FPGA 可编程逻辑阵列，把处理器系统和可编程逻辑集成在同一颗硅片上，属于难度更高的 SoC 芯片设计方向。很多硬件和芯片研发从业者好奇 SoC 芯片完整设计流程，尤其是异构可编程 SoC，设计难点在哪，国产芯片团队如何完成研发落地。
普通 SoC 芯片，硬件电路一旦流片完成，硬件结构固定，无法修改。可编程异构 SoC 最大不同点：芯片内部除了固定的处理器、总线、外设，还有可编程逻辑阵列，芯片交付用户之后，用户依然可以重新配置硬件逻辑。这一特性让异构可编程 SoC 芯片设计比普通 SoC 复杂度更高，既要完成处理器系统的前端设计、验证，还要完成可编程逻辑阵列的电路设计、时序收敛，同时解决处理器与可编程逻辑之间高速互联总线设计难题。
完整 SoC 芯片设计，分为需求定义、架构设计、RTL 代码开发、功能仿真验证、综合与时序分析、版图设计、流片、芯片测试几个阶段。异构可编程 SoC，在每个阶段都有额外工作。
第一步，需求与架构定义。芯片设计团队根据目标应用场景确定芯片规格，确定处理器内核选型(ARM/RISC-V)、处理器主频、片内 RAM 大小、可编程逻辑单元规模、内置硬件乘法器数量、IO 接口类型，最重要的是设计处理器和可编程逻辑之间的片内互联总线架构。总线带宽、延迟直接决定芯片整体性能。很多早期国产可编程 SoC，芯片参数看着不错，但片内互联总线带宽不足，处理器和逻辑单元数据交换出现瓶颈，实际业务跑不起来，就是架构阶段规划不足。
举一个国产异构可编程 SoC 芯片真实研发案例。国内芯片团队面向工业控制场景研发 RISC-V 可编程 SoC 芯片。目标场景：伺服、电力采集设备，要求工业级宽温，低延迟，处理器和可编程逻辑高带宽互通。在架构设计阶段，团队评估两种互联方案，最终选择片内 AXI 高速总线，搭建多通道数据 FIFO，保证双向高速数据传输。芯片内部集成 RISC-V 处理器硬核，几千可编程逻辑单元，多路高速 IO，内置 ADC 接口控制器。
架构确定之后，进入 RTL 编码与功能仿真验证阶段。普通 SoC 只需要验证处理器、外设模块。异构可编程 SoC，除了验证处理器系统，还要对可编程逻辑阵列、总线交互接口做大量验证，模拟用户各种逻辑配置场景，验证处理器读写可编程逻辑数据是否稳定，避免出现数据丢失、死锁问题。芯片验证工作量巨大，芯片研发 70% 工作量都集中在验证环节。验证不充分，流片回来芯片出现功能 bug，流片成本高昂，项目周期会大幅延期。
仿真验证完成，进入逻辑综合、静态时序分析，然后后端版图设计。异构可编程 SoC 版图布局很关键。处理器硬核、存储模块、可编程逻辑阵列区域要合理布局，减少总线走线长度，降低信号延迟，解决时序收敛难题。可编程逻辑阵列布线资源非常多，版图设计工具压力大，时序收敛难度远高于普通 SoC。版图完成之后，提交晶圆厂流片。
流片完成之后，进入芯片测试阶段。芯片测试分为晶圆测试、封装后测试。不仅要测试处理器、外设功能，还要测试可编程逻辑资源、总线交互性能，高低温环境下稳定性测试。同时配套开发工具链开发，包括逻辑编译软件、SDK 软件包。可编程 SoC 芯片，芯片硬件做好，配套开发工具链如果不好用，客户无法上手开发，芯片很难推向市场。
异构可编程 SoC 芯片设计，核心难点集中在三点。第一，处理器和可编程逻辑之间片内高速互联架构设计，平衡带宽、延迟、芯片功耗。第二，可编程逻辑阵列后端时序收敛，逻辑布线资源庞大，时序分析难度高。第三，全套软硬件开发工具链研发，工具链开发工作量巨大，国产芯片团队投入大量资源完善工具，降低工程师开发门槛。
很多设备厂商不是做芯片研发，但是了解 SoC 芯片设计流程，有助于芯片选型。看懂芯片架构设计思路，就不会只看逻辑单元数量、处理器主频这些表面参数，重点评估片内互联带宽、工具链成熟度。
国产可编程 SoC 芯片近些年快速发展，国内芯片团队持续攻克异构 SoC 设计难点，推出多款面向工业控制场景的可编程 SoC，逐步实现进口替代。当然和国际成熟产品相比，部分国产芯片在工具链生态、逻辑资源规模上还有提升空间。
总结来说，异构可编程 SoC 芯片设计是复杂系统工程，涵盖架构规划、RTL 开发、大规模仿真验证、后端版图、流片测试、工具链开发多个环节。芯片性能瓶颈往往不是内核主频或者逻辑资源，而是片内互联总线和验证充分度。对于芯片研发团队，做好异构可编程 SoC，需要芯片架构、验证、后端、软件工具多团队协同。对于设备研发厂商，了解 SoC 设计底层逻辑，能够更好完成芯片选型，规避项目落地风险。