1、在执行Prepare Logic阶段,系统将自动识别指定IP目录下的Verilog源文件,并将其动态加入Quartus工程与Native编译脚本,实现构建自动化。
2、Multi_uart例程中,子模块的Verilog源文件更新至logic/multi_uart_ip目录下,以实现上述构建自动化功能。
3、在HyperRAM的RGB例程中加入ahb_slave_mux模块,方便在AHB总线上加入其他自定义逻辑。
AG32 最新 SDK 下载链接:
https://pan.baidu.com/s/17bp-zAnsYRuVMRTSSVHN5A&pwd=12ej

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