【官方】10条让你AG32硬件设计避坑指南：
1. HSE 外部晶体的范围 4~16MHZ，推荐 8MHz。
2. VDD/VDDA 的范围都是 3.15~3.45V，CPLD 对电源纹波的要求相对较高。VDDA 前面加上磁珠。这部分是给 PLL，ADC等供电的。VDD33前最好也能加磁珠。
3. 除了 ADC,DAC, CMP, USB,OSC, JTAG，这些端口不能重新映射，其它数字部分端口都可以重新映射到带1O的 PIN上。
4. 芯片支持SWD下载，使用 SWDCLK（TCK），SWDIO（TMS）， GND 即可。MCU和 CPLD共用该调试接口。建议将芯片的 nRST 引出到下载器的nRSt上。这样可以起到与问题6同样的效果。注意：ini里打开：upload_srst = true
5.串口下载只支持UARTO，不能重新映射。串口下载时，注意B0OTO（高），BOOT1（低）。
6.BOOTO建议不要直接接地，而通过电阻接地。调试时，如果烧录了错误程序而导致系统异常的话，可能无法再此下载程序。此时，需要将 boot0 拉高上电，这样不会再运行用户程序，这样就可以重新下载。
7.MCU+CPLD 应用时，如果要用有源晶振，时钟从OSC_IN 引入。如果时纯CPLD应用，有源时钟请从带GB 的PIN引入。
8.上电引脚电平：
注意，其它 10上电时是 floating状态。需要等 logic 部分配置生效后，用户配置的10上下拉才能生效。这个配置时间与 logic 部分是否压缩及文件大小本身有关，一般在20~40mS 左右。如果用户对硬件电路上的上电电平有要求的话，尽量使用外加电阻实现上下拉。内部上下拉电阻的阻值大小一般在40k左右。
9.BOOT 模式
10. JTAG IO
JTAG PIN 也可以复用成10。但是这些PIN 默认是JTAG 功能，因此当作普通10使用前，必须先 disable。比如 SYS_DisableNJTRST（）、SYS_DisableJTDI（）、SYS_DisableJTDO（）。
引脚名称
配置生效前的电平（上电电平）
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